Verilog中函数的定义及调用

迷南。 2021-11-05 01:00 914阅读 0赞

**简介：**  
Verilog中函数的定义及调用。  
**代码实现：**

/*-----------------------------------
    Filename: try_factorial.v
    Function: Verilog中函数的定义及调用
    Author: Zhang Kaizhou
    Date: 2019-8-7 23:35:17
    ------------------------------------*/
    module try_factorial;
    	//定义阶乘函数
    	function [31 : 0] factorial; //函数返回值为一个32bit的reg型值
    		input [3 : 0] operand; //函数输入为一个4bit的值
    		reg [3 : 0] index;
    		begin
    			factorial = 1;
    			for(index = 2; index <= operand; index = index + 1) //用循环累乘计算阶乘
    				factorial = index * factorial;
    		end
    	endfunction
    	
    	//调用函数计算0~9的阶乘
    	reg [31 : 0] result;
    	reg [3 : 0] n;
    	initial
    	begin
    		result = 1;
    		for(n = 0; n <= 9; n = n + 1)
    		begin
    			result = factorial(n);
    			$display("%d! = %d", n, result);
    		end
    	end
    endmodule

**仿真结果：**  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3dlaXhpbl8zODY3OTkyNA_size_16_color_FFFFFF_t_70]  
以上Modelsim中的仿真结果可知，阶乘函数功能实现正常。

[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3dlaXhpbl8zODY3OTkyNA_size_16_color_FFFFFF_t_70]: /images/20211104/0990222ce70a4882ad6238512f5409ad.png

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