【verilog语法】二维数组

﹏ヽ暗。殇╰゛Y 2022-02-04 10:39 573阅读 0赞

[https://blog.csdn.net/carlsun80/article/details/77726060][https_blog.csdn.net_carlsun80_article_details_77726060]

verilog中二维数组使用有些限制，比如不能作为module的输入输出port（如果确实有需要，只能用将等效为展开的二维数组的一维数组来代替了），另外二维数据初始化时，目前看只能用读入文件的方法，或者用generate的方法对二位数据进行初始化。

二维数组作为输入输出port报错  
作为输入输出port的一个例子，这里我写了一个有传递参数的task，用来做一些数据初始化（根据传递参数）：

task s00\_axi\_write;

input en\_write;

input \[31:0\] wdat \[255:0\];

begin

@(negedge clk);

if(en\_write)

s00\_axi\_wdat <= wdat\[0\];

end

endtask

如上面一个简单的task，输入端口中有一个二维数组，用modelsim编译时，会报错误，这个是工具对语法不支持造成的，修改的简单方法是把二维数组输入改成一维数据传递进来，修改后如下：

task s00\_axi\_write;

input en\_write;

input \[32\*256-1 :0\] wdat ;

begin

@(negedge clk);

if(en\_write)

s00\_axi\_wdat <= wdat\[32-1 ： 0\];

end

endtask

2.二维数组初始化

如果要对二维数组初始化，只能用read file从文本文件读进来的方式或者用generate 来对数组初始化；

用read file的方式如下（文本文件为2进制，每个数据占据一行，例如11001111）：

reg \[7:0\] mem\_2d \[99:0\];

initial begin

$readmemb("simu.txt", mem\_2d);

end

用generate 的方式（相当于依次给每个元素赋值）如下：

wire \[7:0\] mem\_2d\[99:0\];

generate

genvar i;

for(i=0;i<=99;i=i+1) begin : BLOCK0

assign mem\_2d\[8\*(i+1) : 8\*i\] = i;

end

endgenerate

也许大家会认为可以用如下的for循环来初始化数组：

reg \[7:0\] mem\_2d\[99:0\];

initial begin

for(i=0;i<=99;i=i+1) begin

mem\_2d\[i\] <= i;

end

end

但实际modelsim编译时会报错误，会认为mem\_2d\[i\]应该是一个已知数据，不能用变量。  
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作者：carlsun80  
来源：CSDN  
原文：https://blog.csdn.net/carlsun80/article/details/77726060  
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