verilog 三段式状态机的技巧

冷不防 2022-05-15 10:51 298阅读 0赞

**三段式代码多，但是有时钟同步，延时少，组合逻辑跟时序逻辑分开并行出错少。**

**(1)同步状态转移 （2）当前状态判断接下来的状态 （3）动作输出**

**如果程序复杂可以不止三个always 。always 后常接case case必须有default ，对于FPGA常用 状态数较少，独热码编码 ，或者格雷码**

**//独热码编码**

parameter NO\_KEY\_PRESSED = 6'b000\_001; // 没有按键按下  
parameter SCAN\_row0 = 6'b000\_010; // 扫描第0行  
parameter SCAN\_row1 = 6'b000\_100; // 扫描第1行  
parameter SCAN\_row2 = 6'b001\_000; // 扫描第2行  
parameter SCAN\_row3 = 6'b010\_000; // 扫描第3行  
parameter KEY\_PRESSED = 6'b100\_000; // 有按键按下

reg \[5:0\] current\_state, next\_state; // 现态、次态

**（1）第一个always模块，格式化描述次态寄存器迁移到现态寄存器**

always @ (posedge key\_clk, negedge rst\_n) **//异步复位**  
if (!rst\_n)  
current\_state <= NO\_KEY\_PRESSED;**//初始化按键没按下 //默认状态**  
else  
current\_state <= next\_state; **//注意，使用的是非阻塞赋值**

**（2）第二个进程，组合逻辑always模块，描述状态转移条件判断用current\_state**

**always @ (current\_state) //电平触发 或者always @ \***

**begin**

**next\_state = x; //要初始化，使得系统复位后能进入正确的状态**

**case(current\_state)**

**S1: if(...)**

**next\_state = S2; //阻塞赋值**

**...**

**endcase**

**end**

**(3)第三个进程，同步时序always模块，描述次态寄存器输出**

**always @ (posedge clk or negedge rst\_n)**