FPGA实践教程（五）PS用MIG调用DDR

约定不等于承诺〃 2022-05-20 02:45 833阅读 0赞

本文档系列是我在实践将神经网络实现到Xilinx 的zynq的FPGA上遇到的问题和解决方法。

**背景：**FPGA的片上BRAM空间较少，难以实现大量的存储。DDR的内存空间较多，若作为global memory将能实现很多问题。

**目的：**PS（片上ARM）通过MIG调用DDR

**参阅的文档：**DS176：Zynq-7000 AP SoC and 7 Series FPGAs Memory Interface Solutions Data Sheet

UG586： zynq-7000 AP Soc and 7 Series Devices Memory Interface Solutions

[Xilinx zynq系列FPGA实现神经网络中相关资源评估][Xilinx zynq_FPGA]

[FPGA基础知识（六）UG586 Mermoy Interface Solutions][FPGA_UG586 Mermoy Interface Solutions]

[ARM用MIG调用DDR3的c程序解析][ARM_MIG_DDR3_c]

流程中其他步骤：

[实践教程（一）用HLS生成IPcore][HLS_IPcore]

[实践教程（二）连接片上ARM][ARM]

[实践教程（三）系统搭建与烧录][Link 1]

[实践教程（四）片上ARM运行程序][ARM 1]

[实践教程（五）PS用MIG调用DDR][PS_MIG_DDR]

**目录**

一、创建工程

二、创建与定制MIG IP

三、定制processing system

四、搭建系统

五、SDK

六、用FPGA运行

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# **一、创建工程** #

1.1 打开vivado, 创建工程，RTL project，板子选择xc7z035ffg676-2

![70][]

1.2 创建block design

# **二、创建与定制MIG IP** #

2.1 添加MIG，双击MIG IP

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2.2 默认一个控制器，AXI4接口

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2.3 next，选DDR3 SDRAM（SDRAM:Synchronous Dynamic Random Access Memory，同步[动态随机存储器][Link 2]，同步是指[内存][Link 3]工作需要同步时钟，内部的命令的发送与数据的传输都以它为基准；动态是指[存储阵列][Link 4]需要不断的刷新来保证数据不丢失；随机是指数据不是线性依次存储，而是自由指定地址进行数据读写。）

![70 3][]

2.4 默认设置800MHz时钟，然后修改Memory Part为MT41K256M16XX-125，这个在列表中靠下的位置，看清楚不要选错，Data Width选择32位，其他设置默认

![70 4][]

2.5 AXI的Data Width选择64位和PS的HP接口对应，或者32位和GP接口对应。这里的data width表示AXI读与写的通道数

址线读写仲裁选择ROUND\_ROBIN( Round Robin:轮询调度, 是一种以轮询的方式依次将一个域名解析到多个IP地址的调度不同服务器的计算方法。)，其他默认

![70 5][]

2.6 因为刚才选了800MHz和4：1，所以这里的输入时钟选择200MHz，这个时钟是PLL输入的时钟（CLKIN），其他默认

![70 6][]

2.7 系统时钟来自于FPGA内部，这里选择No buffer，其他默认

![70 7][]

2.8 内部终端电阻选择50欧姆

![70 8][]

2.9 开发板是固定的，所以选择fixed pin out

![70 9][]

2.10 选择read XDC/UCF，这个是管脚分配的文件，选择开发板默认的DDR管脚分布。

![70 10][]

![70 11][]

![70 12][]

2.11 点击validate之后一直点next，最后accept，generate

# 三、定制processing system #

3.1 加入ZYNQ7 processing system

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3.2 双击IP进行配置，先应用开发板的配置（Zedboard），配置起来更快。

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3.3 配置MIO，bank0配置为3.3V，bank1配制为1.8V

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3.4 检查各个外设是否与MIZ7035的核心板匹配，MIO configuration中，IO peripherals中SD卡，WP信号没用，去掉

![70 16][]

3.5 往下，eMMC需要添加SD1接口，CD和WP信号无用，不用添加

![70 17][]

3.6 外设复位，GPIO中，ENET上电复位；USB复位在PL上，而这里只能选PS的MIO引脚，所以忽略；没有I2C，取消掉

![70 18][]

3.7 DDR配置，Memory Part选择MT41K256M16RE-125，DQS to Clock Delay全部写0，Board Delay全部写0.25

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![70 20][]

3.8 Block Design，点击run block automation，建立PS的接口

![70 21][]

3.9 创建clocking wizard

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外部GCLK的100MHz时钟，因为直接接入了时钟引脚，选择Global Buffer

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因为PL DDR3的参考时钟配置的是200MHz，这里让MMCM输出200MHz，并将Reset设置为低有效

![70 24][]

![70 25][]

# 四、搭建系统 #

4.1 对clock的接口进行连接

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4.2 点击Run Connection Automation进行连接，

时钟选择/mig\_7series\_0/ui\_clk(200MHz）

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4.3 重新进行连线

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4.4 分配地址

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4.5 新建IO 约束文件，新建IO约束文件MIZ7035\_IO.xdc，内容如下

create_clock -name clk100m_i -period 10.00 [get_ports clk100m_i]
    
    set_property VCCAUX_IO DONTCARE [get_ports clk100m_i]
    set_property IOSTANDARD SSTL15 [get_ports clk100m_i]
    set_property PACKAGE_PIN C8 [get_ports clk100m_i]
    set_property PACKAGE_PIN H7 [get_ports rst_key]
    set_property IOSTANDARD SSTL15 [get_ports rst_key]
    set_property PACKAGE_PIN K10 [get_ports init_calib_complete]
    set_property IOSTANDARD SSTL15 [get_ports init_calib_complete]

这个文件用于对相应的管脚和板子进行约束，具体化相应的管脚。我们一定要让block design和这里的名称要保持一致。文件完成之后在加入add constraints

4.6 add constrians，create HDL wrapper，Generate output products.,generate

bitstream,生成相应的bit文件。

# **五、SDK** #

5.1 file-export-export hardware,需要包括相应的比特流

![70 30][]

5.2 打开SDK，我的电脑用vivado直接打开SDK总是死机，所以我们直接打开SDK，目录改到之前vivado的目录下面，创建新的applicaiton project  （这里非常需要注意，workspace、BSP、application project是很不同的）

[FPGA基础知识（九）SDK相关知识][FPGA_SDK]

![watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3dlaXhpbl8zNjQ3NDgwOQ_size_16_color_FFFFFF_t_70][]

![70 31][]

这里注意点击new，添加之前的wrapper进入，wrapper在vivado生成的文件夹的xxx.sdk之中。

5.3 选择memory test（若是加入自己写的testBench就创建空的，然后把c程序拖进去）拖到project文件夹里面

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# **六、用FPGA运行** #

6.1 编译工程

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6.2 连接FPGA，注意要用JTAG线来连，并且也要连USB。

6.3 烧写比特流进入FPGA（FPGA每断电一次，就要重新烧写一次）或者在右键HW创建。

![70 34][]

![70 35][]

6.4 运行及结果

![70 36][]

![70 37][]

[Xilinx zynq系列FPGA实现神经网络中相关资源评估][Xilinx zynq_FPGA]

[FPGA基础知识（六）UG586 Mermoy Interface Solutions][FPGA_UG586 Mermoy Interface Solutions]

[ARM用MIG调用DDR3的c程序解析][ARM_MIG_DDR3_c]

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[实践教程（一）用HLS生成IPcore][HLS_IPcore]

[实践教程（二）连接片上ARM][ARM]

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[Xilinx zynq_FPGA]: https://blog.csdn.net/weixin_36474809/article/details/80894801
[FPGA_UG586 Mermoy Interface Solutions]: https://blog.csdn.net/weixin_36474809/article/details/80985040
[ARM_MIG_DDR3_c]: https://blog.csdn.net/weixin_36474809/article/details/81012267
[HLS_IPcore]: https://blog.csdn.net/weixin_36474809/article/details/80597166
[ARM]: https://blog.csdn.net/weixin_36474809/article/details/80691642
[Link 1]: https://blog.csdn.net/weixin_36474809/article/details/80840448
[ARM 1]: https://blog.csdn.net/weixin_36474809/article/details/80743037
[PS_MIG_DDR]: https://blog.csdn.net/weixin_36474809/article/details/80997945
[70]: /images/20220520/7ebcf313512142fa89773a14d634390e.png
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[Link 2]: https://baike.baidu.com/item/%E5%8A%A8%E6%80%81%E9%9A%8F%E6%9C%BA%E5%AD%98%E5%82%A8%E5%99%A8
[Link 3]: https://baike.baidu.com/item/%E5%86%85%E5%AD%98/103614
[Link 4]: https://baike.baidu.com/item/%E5%AD%98%E5%82%A8%E9%98%B5%E5%88%97/1496275
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[FPGA_SDK]: https://blog.csdn.net/weixin_36474809/article/details/81180514
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[70 34]: /images/20220520/74bc8aba55094d588347adaa95e378ad.png
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[70 36]: /images/20220520/3f20a4c559dc4c1fad4e352cd4e158ee.png
[70 37]: /images/20220520/699daa7dd0234d1992e4a5f925e25eb9.png
[FPGA_UG998_]: https://blog.csdn.net/weixin_36474809/article/details/80593922
[FPGA_HLS_]: https://blog.csdn.net/weixin_36474809/article/details/80594481
[FPGA_UG902 _]: https://blog.csdn.net/weixin_36474809/article/details/80600842
[FPGA_UG902 RTL simulation and export]: https://blog.csdn.net/weixin_36474809/article/details/80610689
[FPGA_]: https://blog.csdn.net/weixin_36474809/article/details/80673673
[FPGA_ 1]: https://blog.csdn.net/weixin_36474809/article/details/81164329
[FPGA_vivado_]: https://blog.csdn.net/weixin_36474809/article/details/81170725
[FPGA_DMA_AXI4_]: https://blog.csdn.net/weixin_36474809/article/details/81009769
[IPcore_DDR3_]: https://blog.csdn.net/weixin_36474809/article/details/81018040
[vivado HLS_HLS_]: https://blog.csdn.net/weixin_36474809/article/details/81479551
[vivado HLS_HLS_ 1]: https://blog.csdn.net/weixin_36474809/article/details/81483993
[vivado HLS_HLS_ 2]: https://blog.csdn.net/weixin_36474809/article/details/81665911
[vivado HLS_]: https://blog.csdn.net/weixin_36474809/article/details/84587535
[HLS_]: https://blog.csdn.net/weixin_36474809/article/details/81504665
[FPGA_AXI-Lite_PS_PL_]: https://blog.csdn.net/weixin_36474809/article/details/81206660
[FPGA_PS_PL_DDR]: https://blog.csdn.net/weixin_36474809/article/details/85111550
[FPGA vivado_]: https://blog.csdn.net/weixin_36474809/article/details/80690368
[DMA_linux_PS_c_]: https://blog.csdn.net/weixin_36474809/article/details/80761831
[IPcore_c_]: https://blog.csdn.net/weixin_36474809/article/details/80816091
[DMA_]: https://blog.csdn.net/weixin_36474809/article/details/80830229
[MIZ7035_AXI_MIG_]: https://blog.csdn.net/weixin_36474809/article/details/86594205
[MIZ7035_]: https://blog.csdn.net/weixin_36474809/article/details/86487043