FPGA开发全攻略——时序约束

╰半橙微兮° 2022-05-20 03:34 266阅读 1赞

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[FPGA开发全攻略连载之十二：FPGA实战开发技巧（5）][FPGA_FPGA_5]

FPGA开发全攻略连载之十二：FPGA实战开发技巧（6）（原文缺失，转自：FPGA开发全攻略—工程师创新设计宝典）

5.3.3 和FPGA接口相关的设置以及时序分析  
5.3.3.1 使用约束文件添加时序约束

一般来讲，添加约束的原则为先附加全局约束，再补充局部约束，而且局部约束比较宽松。其目的是在可能的地方尽量放松约束，提高布线成功概率，减少ISE 布局布线时间。典型的全局约束包括周期约束和偏移约束。在添加全局时序约束时，需要根据时钟频率划分不同的时钟域，添加各自的周期约束；然后对输入输出端口信号添加偏移约束，对片内逻辑添加附加约束。

1．周期约束

周期约束是附加在时钟网路上的基本时序约束，以保证时钟区域内所有同步组件的时序满足要求。在分析时序时，周期约束能自动处理寄存器时钟端的反相问题，如果相邻的同步元件时钟相位相反，则其延迟会被自动限制为周期约束值的一半，这其实相当于降低了时钟周期约束的数值，所以在实际中一般不要同时使用时钟信号的上升沿和下降沿。

硬件设计电路所能工作的最高频率取决于芯片内部元件本身固有的建立保持时间，以及同步元件之间的逻辑和布线延迟。所以电路最高频率由代码和芯片两部分共同决定，相同的程序，在速度等级高的芯片上能达到更高的最高工作频率；同样，在同一芯片内，经过速度优化的代码具有更高的工作频率，在实际中往往取二者的平衡。

在添加时钟周期之前，需要对电路的期望时钟周期有一个合理的估计，这样才不会附加过松或过紧的周期约束，过松的约束不能达到性能要求，过紧的约束会增加布局布线的难度，实现的结果也不一定理想。常用的工程策略是：附加的时钟周期约束的时长为期望值的90%，即约束的最高频率是实际工作频率的110% 左右。

附加时钟周期约束的方法有两个：一是简易方法，二是推荐方法。简易方式是直接将周期约束附加到寄存器时钟网线上，其语法如下所示：

\[ 约束信号\] PERIOD = \{ 周期长度\} \{HIGH | LOW\} \[ 脉冲持续时间\];其中，\[\] 内的内容为可选项，\{\} 中的内容为必选项，“|”表示选择项。\[ 约束信号\] 可为“Net net\_name”或“TIMEGRP group\_name”，前者表示周期约束作用到线网所驱动的同步元件上，后者表示约束到TIMEGRP所定义的信号分组上( 如触发器、锁存器以及RAM 等)。\{ 周期长度\} 为要求的时钟周期，可选用ms、s、ns以及ps 等单位，默认值为ns，对单位不区分大小写。\{HIGH | LOW\} 用于指定周期内第一个脉冲是高电平还是低电平。\[ 脉冲持续时间\] 用于指定第一个脉冲的持续时间，可选用ms、s、ns 以及ps 等单位，默认值为ns，如果缺省该项，则默认为50% 的占空比。如语句：

Net“ clk\_100MHz” period = 10ns High 5ns;

指定了信号clk\_100MHz 的周期为10ns，高电平持续的时间为5ns，该约束将被添加到信号clk\_100MHz所驱动的元件上。

推荐方法常用于约束具有复杂派生关系的时钟网络，其基本语法为：

TIMESPEC“ TS\_identifier” = PERIOD“ TNM\_reference” \{周期长度\}

\{HIGH | LOW\} \[ 脉冲持续时间\];

其中，TIMESPEC 是一个基本时序相关约束，用于标志时序规范。“TS\_identifier”由关键字TS 和用户定义的identifier 表示，二者共同构成一种时序规范，称为TS 属性定义，可在约束文件中任意引用，大大地丰富了派生时钟的定义。在使用时，首先要定义时钟分组，然后再添加相应的约束，如：

NET“ clk\_50MHz” =“ syn\_clk”;

TIMESPECT“ TS\_syn\_clk” = PERIOD“ syn\_clk” 20 HIGN 10;

TIMESPEC 利用识别符定义派生时钟的语法为：

TIMESPEC“ TS\_identifier2” = PERIOD“ timegroup\_name” “ TS\_identifier1”

\[\* | /\] 倍数因子 \[+| -\] phasevalue \[ 单位\]

其中，TS\_identifier2 是要派生定义的时钟，TS\_identifier1 为已定义的时钟，“倍数因子”用于给出二者周期的倍数关系，phasevalue 给出二者之间的相位关系。如：

定义系统时钟clk\_syn ：

TIMESPEC“ clk\_syn” = PERIOD“ clk” 5ns;

下面给出其反相时钟clk\_syn\_180 以及2 分频时钟clk\_syn\_half ：

TIMESPEC“ clk\_syn\_180” = PERIOD“ clk\_180” clk\_syn PHASE + 2.5ns;

TIMESPEC“ clk\_syn\_180” = PERIOD“ clk\_half” clk\_syn / 2;

2．偏移约束

偏移约束也是一类基本时序约束，规定了外部时钟和数据输入输出引脚之间的相对时序关系，只能用于端口信号，不能应用于内部信号，包括OFFSET\_IN\_BEFORE，OFFSET\_IN\_AFTER，OFFSET\_OUT\_BEFORE，OFFSET\_OUT\_ AFTER 等4 类基本约束。偏移约束的基本语法为：

OFFSET = \[IN | OUT\]“ offset\_time” \[units\] \{BEFORE | AFTER\}“ clk\_name”

\[TIMEGRP“ group\_name”\];

其中\[IN | OUT\] 说明约束的是输入还是输出。“offset\_time”为数据和有效时钟沿之间的时间差，\{BEFORE| AFTER\} 表明该时间差是在有效时钟之前还是之后，“clk\_name”为有效时钟的名字，\[TIMEGRP “group\_name”\] 是用户添加的分组信号，在缺省时，默认为时钟clk\_name 所驱动的所有触发器。偏移约束通知布局布线器输入数据的到达时刻，从而可准确调整布局布线的过程，使约束信号建立时间满足要求。

1)“OFFSET IN”偏移约束

“OFFSET IN ”偏移约束是输入偏移约束，有OFFSET\_IN\_AFTER 和OFFSET\_IN\_BEFORE 两种，前者定义了输入数据在有效时钟到达多长时间后可以到达芯片的输入管脚，这样可以得到芯片内部的延迟上限，从而对那些与输入引脚相连的组合逻辑进行约束；后者定义数据比相应的有效时钟沿提前多少时间到来，是与其相连的组合逻辑的最大延时，否则在时钟沿到来时，数据不稳定，会发生采样错误。输入偏移的时序关系如图5-10所示。

![输入偏移的时序关系][528-686-5-10.png]

图5-10 输入偏移的时序关系

例如：

NET“ DATA\_IN” OFFSET = IN 10.0 BEFORE“ CLK\_50MHz”;

表明在时钟信号CLK\_50MHz 上升沿到达前的10ns 内，输入信号DATA\_IN 必须到达数据输入管脚。

NET“ DATA\_IN” OFFSET = IN 10.0 AFTER“ CLK\_50MHz”;

表明在时钟信号CLK\_50MHz 上升沿到达后的10ns 内，输入信号DATA\_IN 必须到达数据输入管脚。

2)“OFFSET OUT”偏移约束

“OFFSET OUT”偏移约束是输出偏移约束，有OFFSET\_OUT\_AFTER 和OFFSET\_OUT\_BEFORE 两种，前者定义了输出数据在有效时钟沿之后多长时间稳定下来，是芯片内部输出延时的上限；后者定义了在下一个时钟信号到来之前多长时间必须输出数据，是下一级逻辑建立时间的上限。输出偏移的时序关系如图5.3.11 所示。

![输出偏移的时序关系][528-687-5-11.png]

图5-11 输出偏移的时序关系

例如：

NET“ DATA\_OUT” OFFSET = OUT 10.0 BEFORE“ CLK\_50MHz”;

表明在时钟信号CLK\_50MHz 上升沿到达前的10ns 内，输出信号DATA\_OUT 信号必须离开数据输出管脚。

NET“ DATA\_OUT” OFFSET = OUT 10.0 AFTER“ CLK\_50MHz”;

表明在时钟信号CLK\_50MHz 上升沿到达后的10ns 内，输出信号DATA\_OUT 信号必须一直保持在数据输出管脚上。

3．分组约束

分组约束可有效管理大量的触发器、寄存器和存储器单元，将其分为不同的组，每组附加各自的约束，在大型设计中有着广泛的应用。

1)TNM/TNM\_NET 约束

TNM/TNM\_NET 约束用于选出可构成一个分组的元件，并对其重新命名，然后整体添加约束。除了IBUFG和BUFG 外，所有的FPGA 内部元件都可以用TNM 来命名，其语法规则为：

\{NET|INST|PIN\}“ ob\_name” TNM =“ New\_name”;

其中“ob\_name”为NET、INST 以及PIN 的名称，New\_name 为分组的名称。例如：

INST ff1 TNM = MY\_FF1;  
NIST ff2 TNM = MY\_FF1;

将实例ff1 与ff2 添加到新分组MY\_FF1 中。

此外，TNM 语法也支持通配符“？”和“\*”，提高了在大规模设计中添加分组约束的效率。

当TNM 约束附加在线网上时，则该路径上所有的同步元件都会被添加到分组中，但不会穿过IBUFG 组件；

当TNM 约束附加到宏或原语的管脚上，则被该引脚驱动的所有同步元件会被添加到新分组中；当TNM 约束附加到原语或宏上，则将原语或宏添加到新的分组中。

TNM\_NET 约束专门用来完成网线的分组，与TNM 不同的是，TNM 可以穿越IBUFG/BUFG。因此，如果把TNM 约束添加到端口上，则只能定义该端口；而要是把TNM\_NET 添加到端口上，则可穿越BUFG，受该端口驱动的所有组件都将被添加到分组中。

2)TIMEGRP 约束

TIMEGRP 用于分组合并和拆分，将多个分组形成一个新的分组。其合并分组的语法为：

TIMEGRP“ New\_group” =“ Old\_group1” “ Old\_group2” … ;  
其中，New\_group 为新建的分组，而Old\_group1 和Old\_group2 以及…为要合并的已有分组。

拆分分组的语法为：

TIMEGRP“ New\_group” =“ Old\_group1” EXCEPT“ Old\_group2”;  
其中Old\_group2 是Old\_group1 的子集，New\_group 为Old\_group1 中除去Old\_group2 之外所有的部分。

3)TPSYNC 约束

TPSYNC 用于将那些不是管脚和同步元件的组件定义成同步元件，以便可以利用任意点来作为时序规范的终点和起点。其相应的语法为：

\{NET|INST|PIN\}“ ob\_name” TPSYNC=“ New\_part”;

将TPSYNC 约束附加在网线上，则该网线的驱动源为同步点；附加在同步元件的输出管脚上，则同步元件中驱动该管脚的源为同步点；附加在同步元件上，则输出管脚为同步点；附加在同步元件的输入管脚上，则该引脚被定义成同步点。

4)TPTHRU 约束

TPTHRU 用于定义一个或一组路径上的关键点，可使用户定义出任意期望的路径。其相应的语法为：

\{NET|INST|PIN\}“ ob\_name” TPTHRU =“ New\_name”;

例如，在图5-12 所示场景中，从A1 到A2 有两条路径，其中逻辑1 的延迟很大，需要提取出来完成特定的约束：

![TPTHRU约束示例场景][TPTHRU]

图5-12 TPTHRU约束示例场景

INST“ A1” TNM =“ S”;  
INST“ A2” TNM =“ E”;  
NET“ A1toA2\_1” TPTHRU =“ M”;  
TIMESPEC“ SME” = FROM“ S” THRU“ M” TO“ B” 10;

其中第三句指令利用TPTHRU 定义了中间点“M”，然后第4 句在此基础上定义了通过M 点的整条路径，从两条平行的路径中挑出了期望路径。

4．局部约束

局部约束包括FROM\_TO 约束、最大延时约束、最大偏移约束、虚假路径、系统时钟抖动约束、多周期路径和多时钟域约束等。在实际开发中，正如本章前沿所述，时序是设计出来，而不是靠约束自动得到的，因此这里不再对局部约束作过多讨论。

5.3.3.2 提高时序性能的手段

时序性能是 FPGA 设计最重要的指标之一。造成时序性能差的根本原因有很多，但其直接原因可分为三类：

布局较差、逻辑级数过多以及信号扇出过高。下面通过时序分析实例来定位原因并给出相应的解决方案。

1．布局太差及解决方案

图 5-13 所示时序报告，其中附加的周围约束为 3ns，实际周期为 3.027ns，逻辑时间只有 0.869ns，而布线延迟竟达到 2.203ns，很明显失败的原因就是布局太差。

![699214-20160516174049904-581996277.png][]

图5-13 布局太差的时序报告示意图

相应的解决方案有 ：

1) 在 ISE 布局工具中调整布局的努力程度 (effort level) ；

2) 利用布局布线工具的特别努力程度 (extra effort) 或 MPPR 选项 ；

3) 如果用户熟悉区域约束，则利用 Floorplanner 相对区域约束 (RLOC)，重新对设计进行布局规划。

2．逻辑级数过多及解决方案

在 FPGA 设计中，逻辑级数越高，意味着资源的利用率就越高，但对设计工作频率的影响也越大。在图 5-5所示的例子中，附加的周围约束为 3ns，实际周期为 3.205ns，逻辑时间为 1.307ns，已经对设计的实际性能造成了一定的影响。对于这种情况，ISE 实现工具是没有任何改善的，必须通过修改代码来提高性能，相应的解决方案有 ：

1) 使用流水线技术，在组合逻辑中插入寄存器，简化原有的逻辑结构 ；

2) 检查该路径是否是多周期路径，如果是，添加相应的多周期约束 ；

3) 具备良好的编码习惯，不要嵌套 if 语句或 if、case 语句，并且尽量用 case 语句代替 if 语句。

![699214-20160516174301669-1323662255.png][]

图5-14 逻辑级数太多的时序报告示意图

3．信号扇出过高及解决方案

高扇出会造成信号传输路径过长，从而降低时序性能。如图 5-15 所示，附加的周期约束为 3ns，而实际周期为 3.927ns，其中网线的扇出已经高达 187，从而导致布线时延达到 3.003ns，占实际时延的 77.64%。这种情况是任何设计所不能容忍的。

![699214-20160516174516748-1845477640.png][]

图5-15 扇出太高的时序报告示意图

相应的解决方案有 ：

1) 通过逻辑复制的方法来降低信号的高扇出，可在 HDL 代码中手动复制或通过在综合工具中设置达到目的；

2) 可利用区域约束，将相关逻辑放置在一起，当然本方法仅限于高级用户。

[FPGA_FPGA_5]: http://forum.eepw.com.cn/thread/193947/1/#1
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[TPTHRU]: /images/20220520/05333857fed84ae98241c5244e41b1cf.png
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