用Verilog语言实现奇数倍分频电路3分频、5分频、7分频

╰半夏微凉° 2022-07-17 04:18 260阅读 0赞

reference : http://blog.chinaunix.net/uid-24765042-id-2585201.html http://blog.sina.com.cn/s/blog\_74da86160100w629.html

分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如赛灵思（Xilinx）的DLL.来进行时钟的分频，倍频以及相移。但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达到对时钟操作的目的。另一方面，通过语言设计进行时钟分频，可以看出设计者对设计语言的理解程度。因此很多招聘单位在招聘时往往要求应聘者写一个分频器（比如奇数分频）以考核应聘人员的设计水平和理解程度。下面讲讲对各种分频系数进行分频的方法：

第一，偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。

第二，奇数倍分频：奇数倍分频常常在论坛上有人问起，实际上，奇数倍分频有两种实现方法：

首先，完全可以通过计数器来实现，如进行三分频，通过待分频时钟上升沿触发计数器进行模三计数，当计数器计数到邻近值进行两次翻转，比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。即是在计数值在邻近的1和2进行了两次翻转。这样实现的三分频占空比为1/3或者2/3。

如果要实现占空比为50%的三分频时钟，可以通过待分频时钟下降沿触发计数，和上升沿同样的方法计数进行三分频，然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算，即可得到占空比为50%的三分频时钟。这种方法可以实现任意的奇数分频。归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数选定到某一个值进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的模N计数，到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟时钟翻转，同样经过（N-1）/2时，输出时钟再次翻转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算，得到占空比为50%的奇数n分频时钟。

另外一种方法：对进行奇数倍n分频时钟，首先进行n/2分频（带小数，即等于(n-1)/2+0.5），然后再进行二分频得到。得到占空比为50%的奇数倍分频。下面讲讲进行小数分频的设计方法

第三，小数分频：首先讲讲如何进行n+0.5分频，这种分频需要对输入时钟进行操作。基本的设计思想：对于进行n+0.5分频，首先进行模n的计数，在计数到n-1时，输出时钟赋为‘1’，回到计数0时，又赋为0，因此，可以知道，当计数值为n-1时，输出时钟才为1，因此，只要保持计数值n-1为半个输入时钟周期，即实现了n+0.5分频时钟，因此保持n-1为半个时钟周期即是一个难点。从中可以发现，因为计数器是通过时钟上升沿计数，因此可以在计数为n-1时对计数触发时钟进行翻转，那么时钟的下降沿变成了上升沿。即在计数值为n-1期间的时钟下降沿变成了上升沿，则计数值n-1只保持了半个时钟周期，由于时钟翻转下降沿变成上升沿，因此计数值变为0。因此，每产生一个n+0.5分频时钟的周期，触发时钟都是要翻转一次.

举例：用Verilog语言写的三分频电路

方法一：

//上升沿触发的分频设计  
module three(clkin, clkout);  
input clkin;//定义输入端口  
output clkout;//定义输出端?

reg \[1:0\] step1, step;

always @(posedge clkin)  
begin  
case (step)  
2'b00: step<=2'b01;  
2'b01: step<=2'b10;  
2'b10: step<=2'b00;  
default :step<=2'b00;  
endcase  
end

always @(negedge clkin)  
begin  
case (step1)  
2'b00: step1<=2'b01;  
2'b01: step1<=2'b10;  
2'b10: step1<=2'b00;  
default :step1<=2'b00;  
endcase  
end

assign clkout=~(step\[1\]|step1\[1\]);  
endmodule

方法二：  
// 如果duty cycle =50%, 可以第一个周期  
第二个周期输出原先clock,第三个周期输出低  
这样可以实现三分频，  
输出是占空比1:1的三分频.module three(clk,throut) ;  
input clk ;  
output throut;  
reg q1,q2,d,throut;

always @(posedge clk)  
if(!d)  
q1=1'b1;  
else  
q1=~q1 ;

always @(negedge clk)  
if(!d)  
q2=1'b1;  
else  
q2=~q2 ;

always @(q1 or q2)  
d=q1&q2 ;

always @(posedge d)  
throut=~throut;

endmodule

用Verilog语言写五分频电路，占空比为50％：module div\_5 ( clkin,rst,clkout );  
input clkin,rst;  
output clkout;  
reg \[2:0\] step1, step2;  
always @(posedge clkin )  
if(!rst)  
step1<=3'b000;  
else  
begin  
case (step1)  
3'b000: step1<=3'b001;  
3'b001: step1<=3'b011;  
3'b011: step1<=3'b100;  
3'b100: step1<=3'b010;  
3'b010: step1<=3'b000;  
default:step1<=3'b000;  
endcase  
end  
always @(negedge clkin )  
if(!rst)  
step2<=3'b000;  
else  
begincase (step2)  
3'b000: step2<=3'b001;  
3'b001: step2<=3'b011;  
3'b011: step2<=3'b100;  
3'b100: step2<=3'b010;  
3'b010: step2<=3'b000;  
default:step2<=3'b000;

endcase  
end  
assign clkout=step1\[0\]|step2\[0\];

endmodule

要设计占空比为50%的奇数(n)倍分频器，可以先分别设计从时钟上升沿、下降沿开始的占空比为(n-1)/2n的分频器A，B。将A与B相或结果就是占空比为50%的奇数倍分频器。因为A,B产生的信号的高电平持续时间均比低电平持续时间少一个时钟周期，B相对A来说可以说是延时了半个时钟，那么A与B进行或运算，则结果的高电平持续时间增加了半个时钟周期，而低电平持续时间则减少了半个时钟周期。因此占空比达到50%。

用状态机来写很容易。先写出对应于n个时钟clock的A，B的电平，A,B相或就得到所需的分频时钟。  
显然，写状态机的时候一位二进制肯定表示不了n个状态，因此，需要扩展几位，将扩展后的二进制数的最低位（其他位也行）置为A,B在对应时钟下的电平。其他几位的设置随意，只要不出现最后的表示状态的二进制不出现相同的就行了。

**设计占空比为50%的3分频器**

时钟1 2 3

占空比为1/3的3分频时钟电平0 0 1

状态表示00  10  01

所以状态机描述为：

module div3(clkin,clkout);  
input clkin;  
output clkout;  
reg \[1:0\]step1,step;  
always @(posedge clkin)  
begin  
case(step)  
2'b00: step<=2'b10;  
2'b01: step<=2'b00;  
2'b10: step<=2'b01;  
default: step<=2'b00;  
endcase  
end  
always @(negedge clkin)  
begin  
case(step1)  
2'b00: step1<=2'b10;  
2'b01: step1<=2'b00;  
2'b10: step1<=2'b01;  
default: step1<=2'b00;  
endcase  
end  
assign clkout=(step\[0\]|step1\[0\]);  
endmodule

测试文件

\`timescale 1ns/1ns  
module div3\_tb  ;  
  
regclkin ;  
wireclkout ;  
wire step,step1;  
div3  
DUT  (  
.clkin (clkin ) ,  
.clkout (clkout ) );  
initial  
begin  
clkin=0;  
forever \#5 clkin=~clkin;  
  
end  
assign step=DUT.step\[0\];//  
assign step1=DUT.step1\[0\];//  
endmodule

结果如下

[![占空比为50%的奇数倍分频器设计][50]][50_50]

**设计占空比为50%的5分频器**

时钟 12345

电平 00011

编码 000 010  100  001 011

verilog描述

module div5(clkin,clkout);  
input clkin;  
output clkout;  
reg \[2:0\]step1,step;  
always @(posedge clkin)  
begin  
case(step)  
3'b000: step<=3'b010;  
3'b010: step<=3'b100;  
3'b100: step<=3'b001;  
3'b001: step<=3'b011;  
3'b011: step<=3'b000;  
default: step<=3'b000;  
endcase  
end  
always @(negedge clkin)  
begin  
case(step1)  
3'b000: step1<=3'b010;  
3'b010: step1<=3'b100;  
3'b100: step1<=3'b001;  
3'b001: step1<=3'b011;  
3'b011: step1<=3'b000;  
default: step1<=3'b000;  
endcase  
end  
assign clkout=(step\[0\]|step1\[0\]);  
endmodule

仿真结果为

[![占空比为50%的奇数倍分频器设计][50 1]][50_50 1]

[50]: http://s16.sinaimg.cn/middle/74da8616nb23a91bf0d0f&690
[50_50]: /images/20220717/fcbf4f9b40724d37adc74ab94c24b454.png
[50 1]: http://s11.sinaimg.cn/middle/74da8616nb23aae42434a&690
[50_50 1]: /images/20220717/acf95ae59ad94a028deeeff803378465.png