逻辑综合知识点总结

布满荆棘的人生 2022-11-19 04:18 1184阅读 0赞

### 逻辑综合 ###

*  什么是逻辑综合
 *   *  compile
     *  elaboration
 *  术语表
 *   *  Onset Offset Dont’care(DCset)
     *  Boolean space(B^n)
     *  literal Cubes List of cubes
     *  DAG FI != PI FO != PO CONE support MFFC
     *  Tautology
     *  SAT
     *  cover
     *  cont'd...
 *  1.常用函数逻辑表示
 *   *  1.1逻辑函数的最小项
     *  1.2 SOP表示
     *   *  1.2.1 SOP变换（RM逻辑）
         *  1.2.2 shannon分解
         *  1.2.3 shannon cofactor
         *  1.2.4 Boolean Derivatives(布尔导数)
     *  1.3 BDD
     *   *  1.3.1 BDD
         *  1.3.2 OBDD
         *  1.3.3 ROBDD
         *  1.3.4 BDD的实现..
         *  1.3.5 BDD的应用场景..
     *  1.4 AIG...
     *  1.5 MIG...
     *  1.6 XMG...
 *  2.优化算法
 *   *  2.1 TODO

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# 什么是逻辑综合 #

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逻辑综合，是将较高层次的描述自动地转换到较低抽象层次描述的一种方法。这里是指将RTL级的描述转换为门级网表的过程。

逻辑综合要求的输入除RTL描述的程序模块或者原理图文件或波形文件外，还需要另外两个输入文件，第一个输入就是综合工具支持的工艺库(如TTL工艺库，MOS工艺库，CMOS工艺库)，这些工艺库中包含一些标准的单元。在综合时，综合工具会将RTL级代码描述的设计用工艺库中的标准单元转化为逻辑电路。另一种输入是约束条件，用于决定综合过程中的逻辑优化方法。约束条件中一般包含时间，面积，速度，功耗，负载要求和优化方法等，甚至还包含综合时需要注意的设计规则。

逻辑综合输出的结果是：门级网表。

逻辑综合步骤：  
第一步 (compile)：  
 将RTL描述转换成为未优化的门级布尔描述(如与门，或门，触发器，锁存器等)。该过程不受用户控制，最终转换结果是一种中间结果，格式随不同综合工具而异，对用户不透明，将RTL描述中的IF，CASE，LOOP语句及条件信号代入和选择信号代入语句等转换成中间的布尔表达式。

第二步 (logic optimization)：  
 布尔优化过程，是将一个非优化的布尔描述转化成一个优化的布尔描述的过程。主要是采用某种优化方法，如资源分配、公共子表达式、代码移位、公因子提取、交换律和结合律的运用、死代码消除及常量合并等都是一些基本的优化方法，这一步也称为工艺无关的综合。  
![图1][1]  
第三步 (technology mapping)：  
 门级映射过程，取出经优化的布尔描述，并利用从工艺库中得到的逻辑和定时上的信息去生成门级网表，确保得到的门级网表能达到设计的性能和面积要求。这一步也称为工艺相关的综合(工艺映射)，流程图如图。

我们最终将根据优化的布尔描述，工艺库和用户提出的约束条件，将输出一个优化的网表，该网表的结果是以工艺库单元为基础而建成的。

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## compile ##

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在这里以Verilog开源仿真工具Icarus Verilog为例解释这两个名词的具体含义，这一部分参考自 [iVerilog的工作原理][iVerilog]，Icarus Verilog是由Stephen Williams开发的Verilog仿真工具，官网[http://iverilog.icarus.com][http_iverilog.icarus.com]，代码开源在[https://github.com/steveicarus/iverilog][https_github.com_steveicarus_iverilog]。

![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3dlaXhpbl80NDM3ODgwMA_size_16_color_FFFFFF_t_70_pic_center]

编译就是从接收命令行参数开始，到预处理（verilog宏展开，文件include，条件编译），Verilog语法解析（关键字识别、语法解析），最后转换成内部的数据结构（就是用各种class、结构体，如module、net、scope、generate、statement、expression等）的过程。

简单的讲，就是识别Verilog文件，转成内部的数据库。经过编译后，各个Verilog文件在库里是独立的。

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## elaboration ##

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elaboration就是把库里的数据，有机的组织成一个树型结构，树的顶端是root，往下是tb或者设计顶层，然后是例化的子模块。如下图：

![20210607214755998.png_pic_center][]

elaboration的过程中还需要处理parameter的传播、defparam的覆盖，根据generate语句来产生实际的电路等。另外Verilog的系统函数（如 f i n i s h 、 finish、 finish、display、$dumpfile等）也是在这一步进行识别，然后与仿真器预实现的函数库（.so或.a）进行关联。

经过处理后，这个树型结构就可以准确的表达整个设计（包括testbench）。

elaboration还会根据优化选项进行一定的优化，简化树型结构。比如，去除设计层次，用信号命名来表示原层次关系。还可以进行边界优化，合并组合逻辑，合理的优化会很大程度上加速仿真。

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# 术语表 #

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## Onset Offset Dont’care(DCset) ##

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在二级逻辑以及多值逻辑综合优化工具espresso中常会听到关于Onset和Offset的说法，这种说法在电路的PLA逻辑表示中尤为突出，而且在电路的BDD逻辑表示中也有涉及，假定给定一个电路的函数及其真值表如下：

![在这里插入图片描述][20210606153945759.png_pic_center]

*  Onset  
    函数的Onset是指所有使得函数最终的真值值等于1的最小项的和，例如对于本例的函数而言，`Onset=a'bc+ab'c+abc=ac+bc`。
 *  Offset  
    同理可推导，Offset是指所有使得函数最终的真值值等于0的最小项的和，例如对于本例的函数而言，`Offset=a'bc+a'b'c+a'bc'+ab'c'+abc'`。
 *  Dontcare(DCset)  
    Dontcare在本例中没有得到体现，但是通过上面两例可以推导出一个函数的DCset就是指当函数最终的真值值存在无关项的时候，所有使得函数`f`结果为无关项`x`的最小项的和。  
    ![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3dlaXhpbl80NDM3ODgwMA_size_16_color_FFFFFF_t_70]

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## Boolean space(B^n) ##

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一个电路函数所有取值的可能性，共有`2^n`种可能性。  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3dlaXhpbl80NDM3ODgwMA_size_16_color_FFFFFF_t_70 1]  
所以对于一个具有`n`变量的电路逻辑函数，共具有`2^n`个节点，同时具有`2^(2^n)`个不同的函数。

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## literal Cubes List of cubes ##

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literal通常会翻译为`文字`，一个文字是指一个变量`x`或者其反变量`x'`，例如文字`x`代表逻辑函数`f`，则`f={x|x=1}`，文字`x'`代表逻辑函数`g`，则`g={x'|x'=0}`，如下。  
![在这里插入图片描述][2021060615585085.png]  
Cube是电路逻辑函数的一种表示方式，放在这里作为一种常用术语以作了解。`cube`是指一系列文字函数的和（文字数的结合），防止翻译有误，附上英文引用：

> A cube is defined as the AND of a set of literals functions (‘conjunction’ of literals).

假设对于一个函数`C=x1'x2x3'`,则它用`cube`表示如下：  
![在这里插入图片描述][20210606161231146.png]  
同时有以下几点需要注意：

*  如果`C`属于函数`f`且`C`是一个`cube`，那么`C`是函数`f`的一个蕴涵项。
 *  如果`C`属于布尔空间`B^n`且`C`有`k`个文字数，那么`|C|`包含`2^(n-k)`个顶点。  
    ![在这里插入图片描述][20210606162009724.png]
 *  一个具有`n`个变量的蕴涵项是一个最小项。

`List of cubes`说白了就是一系列cubes的集合 (sum of cubes)，等价于积之和 (sum of products, SOP)，下文中将会有介绍，这里不再做赘述。

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## DAG FI != PI FO != PO CONE support MFFC ##

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详见本节后附图示例！！！

*  DAG  
    一个电路可以被表示为一个有向无环图 (Directed Acyclic Graph) `C(G,N)`，其中`G`代表具体的逻辑门，而`N`表示连接这些逻辑门的有向边，对于每一个门`G`都被赋予了一个具体的布尔逻辑函数`Fg`，该门会根据具体的输入计算出输出。
 *  FI  
    Fanin和primary input的概念不能混淆，前者表示当前该节点所有的前导节点，即该节点的所有扇入–》`FI(g)={g'|(g',g) belongs to N}`，而后者表示该电路所有的原始输入。
 *  FO  
    同上，Fanout和primary output的概念也不能混淆，前者表示当前该节点所有的后导节点，即该节点的所有扇出–》`FO(g)={g'|(g',g) belongs to N}`，而后者表示该电路所有的原始输入。
 *  CONE  
    一个门`g`的`CONE`是指该门所有的传导性扇入`FI`以及它本身。

> The CONE(g) of a gate g is the transtive fanin of g and g itself

*  SUPPORT  
    一个门g的SUPPORT是指该门g的所有原始输入PI。

> The SUPPORT(g) of a gate g are all inputs inn its cone.

*  MFFC  
    一个节点n或者门g的MFFC是指该门g的扇入CONE的一个子集，该子集中包含了一些节点，这些节点满足的条件是每一条经过这些节点到最终输出PO的路径都需要经过该门g或者该节点n，这样一个FI CONE的子集才能被称作为MFFC。  
    说白了就是一旦该节点被去除，其部分前导节点不能到达PO的话，那么这些前导节点的集合就是MFFC。

> A maximum fanout free cone (MFFC) of a node n is a subset of the fanin cone containing only nodes such that every path from these nodes to the POs passes through n. Informally, if a node is removed, the nodes in its MFFC are also removed.

图示例：对于节点⑥而言，所有的FI CONE为\{1，2，4\}，没有一个扇入满足MFFC的条件，所以该节点不具有MFFC，但是对于节点⑤而言，它的MFFC是 \{3\}。  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3dlaXhpbl80NDM3ODgwMA_size_16_color_FFFFFF_t_70_pic_center 1]

## Tautology ##

找到满足条件的解使得函数的值为 0.

> Find an assignment to the inputs that evaluate a given vertex to “0”.

## SAT ##

找到一组满足条件的解使得函数的值为 1.

> Find an assignment to the inputs that evaluate a given vertex to “1”.

这意味着在对于一个存在反相器的Netlist边进行求解时，SAT和Tautology是等价的。

## cover ##

如果函数f是由一系列cube构成的，那么这些cube的集合叫做这个函数f的cover，示例如下。

> A set of cubes that represents f is called a cover of f.

![在这里插入图片描述][2021061022060737.png]

## cont’d… ##

# 1.常用函数逻辑表示 #

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## 1.1逻辑函数的最小项 ##

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根据逻辑函数的概念，一个函数的表达式不是惟一的，例如：  
![在这里插入图片描述][20210414143909945.png]  
在最后一个函数的表达式中。我们可以看到：

*  每个乘积项都包含了全部输入变量；
 *  每个乘积项中的输入变量可以是原变量或者反变量；
 *  **同一输入变量的原变量和反变量不会同时出现在同一乘积项中**。

这样的乘积项我们称之为最小项。

为什么称它为最小项呢？因为对于`n`个输入，变量的取值组合有`2^n`种，在这所有的组合中，只有一种是的乘积项的值取1，其他的组合都使得乘积项取0.

全部由最小项相加构成的与-或表达式称之为最小项表达式，这是与-或的标准表达式，也可以被称为**标准积之和式（Sum-of-Product，SOP）**。

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## 1.2 SOP表示 ##

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由函数的最小项的表达式可以看出，任何一个函数都可以表示为SOP的形式，这个不难理解，表达式如下：  
![在这里插入图片描述][20210414144804174.png]  
其中`mi`代表最小项，`ai`表示该最小项取值1或者0。

### 1.2.1 SOP变换（RM逻辑） ###

由前所述，我们知道在一个最小项里面，原变量和反变量不可能同时存在，所以对于任意两个最小项`mi`和`mj（i not equal j）`而言，它们“与”的结果都是0，因此“或”运算符可以替换为“异或（Exclusive-OR）”运算符，转换后的表达式如下：  
**公式一**：  
![在这里插入图片描述][20210414145431230.png]  
其中`bi`代表1或者0，`pi`代表乘积项`（i not equal j）`,更准确的说应该是最小项。

结合前面已经讲到过的，现在我们引入**函数不相交**的概念，首先我们对于前面的函数SOP表示进行重新的定义：  
则任意一个n变量函数都可以被表示如下：  
![在这里插入图片描述][20210414151300313.png]  
`Pi` 表示乘积项，`k`表示乘积项的个数，`U`表示乘积项之间的逻辑“或”关系，把所有乘积项的集合定义为`S`，在这里需要注意的是，乘积项与最小项是不同的概念，乘积项包含最小项，对于每一个乘积项`Pi`，可以改写为最小项的形式：  
![在这里插入图片描述][20210414153611152.png]  
其中`x`表示变量。  
**定义1：**

对于两个变量`xi`，`xj`，把它们的相交计算记作：  
![在这里插入图片描述][20210414153846435.png]  
则存在以下表达式，其中“-”表示不确定项：  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3dlaXhpbl80NDM3ODgwMA_size_16_color_FFFFFF_t_70 2]  
**定义2**：

对于两个乘积项，`pw和pv（pw、pv属于S且w不等于v）`，两者的相交运算记作：  
![在这里插入图片描述][20210414154523656.png]  
若`pw`和`pv`**存在**第`i`位上（`i<=i-1`）：  
![在这里插入图片描述][20210414154834169.png]  
则表示`pw`和`pv`不相交，当函数SOP形式的任意两项不相交时，可以将乘积项直接写成以下形式：

**公式二**：  
![在这里插入图片描述][20210414155830451.png]  
需要注意的是，这里与公式一的**区别**在于，公式一是对于最小项可以直接做“异或运算，而这里是在任意两两乘积项不相交的前提下直接做异或运算，也可以称作为传统的`Reed-Muller(RM)逻辑`，即只包含“与”“异或”运算符。

*  **示例**

在这里举一个例子，例如对于以下表达式，通过定义可以发现两个乘积项是满足不相交定理的，所以可以直接对两个乘积项进行“异或”操作：  
![在这里插入图片描述][20210415163148542.png]

### 1.2.2 shannon分解 ###

根据前面介绍的SOP的基础知识可以知道，对于任意一个函数，都可以表示为以下的形式（香农展开）：  
![在这里插入图片描述][20210414162541711.png]  
另一种理解的方式如下，可以理解为二选一的MUX，除去变量x或者其反变量后的表达式为MUX的两个输入，而x为选择变量：  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3dlaXhpbl80NDM3ODgwMA_size_16_color_FFFFFF_t_70 3]

*  下面通过一个例子对香农分解进行更好的解释：  
    ![在这里插入图片描述][20210415163012184.png]

我们会发现到最后一个函数通过香农分解化为了最小项SOP的形式。

### 1.2.3 shannon cofactor ###

通过前面的介绍已经知道，任何一个函数都可以通过香农展开写成以下形式：  
![在这里插入图片描述][20210415135329264.png]  
其中对于两个子函数，分别被称为`positive-cofactor`和`negative-cofactor`，并且它们等价于表达式`F(xi=1)`和`F(xi=0)`：  
![在这里插入图片描述][20210415135858764.png]  
因此，香农展开可以被写作下面这种简单的形式：  
![在这里插入图片描述][2021041514025376.png]  
此时表达式`F(xi=1)`是positive cofactor，`F(xi=0)`是negative cofactor。香农展开也可以通过简单的展开进行证明如下（0同理）：  
![在这里插入图片描述][20210415140950913.png]

### 1.2.4 Boolean Derivatives(布尔导数) ###

TODO

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## 1.3 BDD ##

![在这里插入图片描述][20210605211919659.png]

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### 1.3.1 BDD ###

BDD简称为`二元决策树`，是一种**规范的电路**(布尔函数、算术函数、代数函数)**逻辑表示**方式，BDD电路表示主要是基于香农展开：  
![在这里插入图片描述][20210605212201860.png_pic_center]  
![在这里插入图片描述][20210606150506690.png_pic_center]

是一种相对于布尔函数而言具有相对紧凑的数据结构，BDD满足以下几个要素：

*  具有一个根节点`root`，两个字节点`0`和`1`
 *  每一个节点都有两个子节点，对应着一个具体的变量
 *  是一个香农因子展开树，该项是针对于BDD而言，ROBDD不具备此项

例如对于一个给定电路的逻辑函数如下，最简单(naive way)的BDD表达方式是根据真值表一步一步向下表示如下：  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3dlaXhpbl80NDM3ODgwMA_size_16_color_FFFFFF_t_70_pic_center 2]  
其实BDD所实现函数的功能就是通过指定所有指向1的路径，也就是我们前面所说的Onset，如下示例：  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3dlaXhpbl80NDM3ODgwMA_size_16_color_FFFFFF_t_70 4]  
以下是BDD电路逻辑表示的一些优点，为了保证理解的准确性，这里不做翻译，请查看以下引用部分。

>  *  By tracing paths to the 1 node, we get a cover of pair wise disjoint cubes.
>  *  The power of the BDD representation is that it does not explicitly enumerate all paths; rather it represents paths by a graph whose size is measures by its nodes and not paths.
>  *  A DAG can represent an exponential number of paths with a linear number of nodes.
>  *  BDDs can be used to efficiently represent sets  
>       interpret elements of the onset as elements of the set  
>       f is called the characteristic function of that set

### 1.3.2 OBDD ###

输入变量是有序的排列，即从根节点到最终的0-1的每一条路径的变量顺序一致，示例如下：  
![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3dlaXhpbl80NDM3ODgwMA_size_16_color_FFFFFF_t_70 5]

### 1.3.3 ROBDD ###

ROBDD全称为`reduced ordered BDD`，其实从英文全称就可以看出来与BDD相比，ROBDD主要差异体现在`reduced`和`ordered`两个方面：

*  Reduced  
    任何具有两个相同子节点的节点都会被移除，这一过程在一些文献中也被称作为结构性哈希，目的同此
 *  Ordered  
    子节点上的因子变量在所有路劲上始终遵循着同一变量顺序，例如：  
    ![在这里插入图片描述][20210605213920477.png]  
    接下来给出一个BDD和ROBDD的具体电路表示示意图，可以一目了然的看出二者的差距，当然，具体的BDD逻辑表示会根据用户定义的变量顺序不同而不同。  
    ![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3dlaXhpbl80NDM3ODgwMA_size_16_color_FFFFFF_t_70_pic_center 3]  
    除此之外，ROBDD还要遵循两个减少(reduction)规则：
 *  **Rule1**：如果任意节点的两个子节点是相同的，那么该节点将会被删除
 *  **Rule2**： 如果两个图有同构(isomorphic)图，将会用其中一个来替换它们

这两条规则使得每一个节点都可以代表一个不同的逻辑函数，这里针对两条规则举两个示例。

*  Rule1  
    ![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3dlaXhpbl80NDM3ODgwMA_size_16_color_FFFFFF_t_70 6]
 *  Rule2  
    ![在这里插入图片描述][watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3dlaXhpbl80NDM3ODgwMA_size_16_color_FFFFFF_t_70 7]

### 1.3.4 BDD的实现… ###

### 1.3.5 BDD的应用场景… ###

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## 1.4 AIG… ##

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## 1.5 MIG… ##

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## 1.6 XMG… ##

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# 2.优化算法 #

## 2.1 TODO ##

[1]: /images/20221022/44a9b1db34d342838afed23b6b4f5feb.png
[iVerilog]: http://exasic.com/article/index.php?md=e-06
[http_iverilog.icarus.com]: http://iverilog.icarus.com
[https_github.com_steveicarus_iverilog]: https://github.com/steveicarus/iverilog
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3dlaXhpbl80NDM3ODgwMA_size_16_color_FFFFFF_t_70_pic_center]: /images/20221022/00b055ea8d934332bfc93d968532599a.png
[20210607214755998.png_pic_center]: /images/20221022/4a131ae3d89c4945a908a50b1470761a.png
[20210606153945759.png_pic_center]: /images/20221022/629a6a0b8b0e4f49a26075a95bc7483c.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3dlaXhpbl80NDM3ODgwMA_size_16_color_FFFFFF_t_70]: /images/20221022/2c5ae2d39d774a909582f2b0541cf45b.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3dlaXhpbl80NDM3ODgwMA_size_16_color_FFFFFF_t_70 1]: /images/20221022/ff45f9ea318043f6bbf263ecfd63ad01.png
[2021060615585085.png]: /images/20221022/5da863fa749041a9b17ebfb664843704.png
[20210606161231146.png]: /images/20221022/cec1d805cc674461b49ff9958809cfc0.png
[20210606162009724.png]: /images/20221022/bcfcc51b3e4f4242b0e8ddfdb07e59dd.png
[watermark_type_ZmFuZ3poZW5naGVpdGk_shadow_10_text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3dlaXhpbl80NDM3ODgwMA_size_16_color_FFFFFF_t_70_pic_center 1]: /images/20221022/5a15715958924166bf82daef3747dcff.png
[2021061022060737.png]: /images/20221022/d15df2e3cf9a4c46a62cae9a23327f0e.png
[20210414143909945.png]: /images/20221022/743828c5c96a4ca0b204d568a4ef9d95.png
[20210414144804174.png]: /images/20221022/d315476afc054adf9c6d18726dd3c1e0.png
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