VHDL语言的对象及其分类

爱被打了一巴掌 2024-03-25 11:47 110阅读 0赞

在VHDL语言中凡是可以赋予一个值的对象就称为object。

object主要包括以下3种：信号、变量、常数（signal、variable、constant）。

在电子电路设计中，这3类object通常都具有一定的物理含义。例如，信号对应的代表物理设计中的某一条硬件连接线；常数对应的代表数字电路中的电源和地等；变量对应关系不太直接，通常只代表暂存某些值的载体。3类object的含义和说明场合如表3.1所示。

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表3.1 3类object含义和说明场合

## **一、常数** ##

常数是一个固定的值。所谓常数说明就是对某一常数名赋予一个固定的值。通常赋值在程序开始前进行，该值的数据类型则在说明语句中指明。常数说明的一般格式如下：

CONSTANT 常数名：数据类型：= 表达式；

例如：

CONSTANT VCC：REAL：= 5.0；

CONSTANT DELAY：TIME：=100 ns；

**常数一旦被赋值就不能再改变**。上面VCC被赋值为 5.0 V，那么在所有的VHDL语言程序中VCC的值就固定为5.0 V，不像后面所提到的信号和变量那样，可以任意代入不同的数值。另外，常数所赋的值应和定义的数据类型一致。

## **二、变量** ##

变量只能在进程语句、函数语句和过程语句结构中使用，它是一个局部量。在仿真过程中，它不像信号那样，到了规定的仿真时间才进行赋值，**变量的赋值是立即生效的**。变量说明语句的格式为：

VARIABLE 变量名：数据类型约束条件；

例如：

VARIABLE x，y： INTEGER；

VARIABLE count： INTEGER；

变量在赋值时不能产生附加延时。例如，tmpl，tmp2，tmp3都是变量，那么下式产生延时的方式是**不合法的**：

tmp3 ：= tmpl ＋ tmp2 AFTER 10 us ；

## **三、信号** ##

信号是电子电路内部硬件连接的抽象。它除了没有数据流动方向说明以外，其它性质几乎和前面所述的“端口”概念一致。信号通常在构造体、包集合和实体中说明。信号说明语句格式为：

VARIABLE 信号名：数据类型；

例如：

SIGNAL sysclk： STD\_LOGIC；

SIGNAL ground： STD\_LOGIC；

在程序中，**信号值的代入采用“<=”代入符**，而不是像变量赋值时用“：=”符。而且**信号代入时可以附加延时**。例如，s1和s2都是信号，且s2的值经10 ns延时以后才被代入s1。此时信号传送语句可书写为：

s1 <= s2 AFTER 10 ns；

信号是一个全局量，它可以用来进行进程之间的通信。

## **四、 信号和变量的区别** ##

信号和变量值的代入不仅**形式不同**，而且其**操作过程也不相同**。在变量的赋值语句中，该语句一旦被执行，其值立即被赋予变量。在执行下一条语句时，该变量的值就为上一句新赋的值**。变量的赋值符为“：=”**。**信号代入语句采用“<=”代入符**，该语句即使被执行也不会使信号立即发生代入。下一条语句执行时，仍使用原来的信号值。由于信号代入语句是同时进行处理的，因此，实际代入过程和代入语句的处理是分开进行的。

如例1所示，信号c和d的代入值（a+b）和（c+b）将由PROCESS外部通过进程的敏感信号a，b，c取得。进程执行时，只从信号所对应的实体取值，只要不碰到WAIT语句或进程执行结束，进程执行过程中信号值是不进行代入的。

【例1】

PROCESS （a，b，c）

BEGIN

c <= a + b；

d <= c + b；

END PROCESS；

现在来看一下例2中两个进程描述的语句。首先，由于信号A发生变化使进程语句开始启动执行。这样一来，仿真器对进程中的各语句自上至下地进行处理。当进程所有语句执行完毕，或者中途碰到WAIT语句时，该进程执行结束，信号代入过程被执行。代入同样应按顺序自上至下地进行。

【例2】

PROCESS（ a，b，c，d）

BEGIN

d <= a；