UVM中的regmodel建模(一)

秒速五厘米 2022-07-17 21:28 245阅读 0赞

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reference : http://www.cnblogs.com/-9-8/p/4465746.html (有参考价值)

UVM中的regmodel继承自VMM的RAL（Register Abstract Layer），现在可以先将寄存器模型进行XML建模，再通过Synopsys

家的工具ralgen来直接生成regmodel，提供后门访问，十分方便。

寄存器模型建模：

1）定义一个寄存器，如下;也可以在该class中定义covergroup，sample的function等。在以后的component中在采样。

class reg\_invert extends uvm\_reg;

rand uvm\_reg\_field reg\_data; //uvm\_reg\_field是寄存器模型中最小的单元，相当于一个bit

//可以定义多个uvm\_reg\_field;

covergroup cg\_vars(); //定义covergroup

option.per\_instance = 1; //按intance来采集覆盖率

xxxxxxx;

endgroup

virtual function void build(); //与build phase不同，这仅仅是一个建立函数

reg\_data = uvm\_reg\_field::type\_id::creat("reg\_data"); //new reg\_field

reg\_data.configure(); //可以定义该field在这个reg中的具体位置，操作方式，是否有复位值

endfunction //是否可以随机化等。

function void sample\_values();

super.sample\_values();

if(get\_coverage(UVM\_CVR\_FIELD\_VALS)) begin //get\_coverage()返回coverage是否使能

if(cg\_vals != null) cg\_vals.sample();

endfunction

configure(this, 1, 0, "RW", 1, 0, 1, 1, 0); this表示parent class，"1"表示此域的宽度，“0”表示最低位的位置，“RW”表示可读可写，“1”是否volatile

“0”上电后的复位值，“1”此域是否有复位，“1”是否可以随机化，“0”此域是否可单独存取

UVM\_CVR\_FIELD\_VALS定义于uvm\_coverage\_model\_e联合体中，还有定义UVM\_NO\_COVERAGE, UVM\_CVR\_REG\_BITS,

UVM\_CVR\_ADDR\_MAP, UVM\_CVR\_ALL。

2）定义一组寄存器，如下：

class block\_reg extends uvm\_reg\_block;

rand reg\_gpr0 gpr0; //定义一个寄存器

rand uvm\_reg\_field ctrl\_en; //也可定义一个寄存器部分

virtual function void build(); //同样与build phase不同，仅仅一个建立函数

this.default\_map = creat\_map(); //先建立一个addr\_map

this.gpr0 = reg\_gpr0::type\_id::create("gpr0",get\_full\_name() );

this.gpr0.configure(this, null, "");

this.gpr0.build();

this.gpr0.add\_hdl\_path(); //后门访问的路径

this.default\_map.add\_reg(); //前门访问的地址

endfunction

begin

reg\_gpr0\_bkdr bkdr = new(this.gpr0.get\_full\_name() );

this.gpr0.set\_backdoor(bkdr); //设置该寄存器对应的后门操作

end

create\_map("", 0, 4, UVM\_LITTLE\_ENDIAN, 0); 参数名为空， 基地址为0， 系统总线的宽度是4\*8，小端格式，不能按byte来寻址。

add\_hdl\_path(‘\{‘\{“REG1”, -1, -1\}\}); 表示作为一个整体来寻址。

add\_hdl\_path(‘\{‘\{“A\_REG”, 15, 1\}, '\{"B\_REG", 10, 2\}\}); 表示两部分第15位的为A\_REG，第10-11位是B\_REG。

add\_reg(this.gpr0, 'h0, "RW"); 表示寄存器gpr0，地址是0， 读写方式访问。

class reg\_gpr0\_bkdr extends uvm\_reg\_backdoor;

virtual task read(uvm\_reg\_item rw);

do\_pre\_read(rw); //callback函数

rw.value\[0\] = \`REG\_TOP\_PATH.A\_REG; //路径+已经定义过的A\_REG，在add\_hdl\_path,PATH的定义可以放在命令行

rw.status = UVM\_IS\_OK; //返回的状态值定义在uvm\_state\_e联合体中，还有UVM\_HAS\_X, UVM\_ERROR

do\_post\_read(rw);

endtask

virtual task write(uvm\_reg\_item rw);

//与read类似

endtask

endclass

uvm\_reg\_item派生自uvm\_sequence\_item，表示一个寄存器的Transaction。

uvm\_reg\_bus\_op表示一个对register/memory的bus Transction，主要用在前门访问中

最后子顶层env build\_phase中定义如下:

uvm\_reg::include\_coverage("\*", UVM\_CVR\_FIELD\_VALS);

regmodel = block\_reg::type\_id::create("block", this);

regmodel.build();

regmodel.set\_coverage(UVM\_CVR\_FIELD\_VALS);

regmodel.lock\_model();

regmodel.default\_map.set\_auto\_predict(0); //从DUT更新寄存器模型的一种方式

至此后门访问已经可以通过

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